पावर सेमीकंडक्टर उपकरण व्यापक रूप से उद्योग, उपभोग, सैन्य और अन्य क्षेत्रों में उपयोग किए जाते हैं, और एक उच्च रणनीतिक स्थिति रखते हैं। आइए एक तस्वीर से बिजली उपकरणों की समग्र तस्वीर देखें:
पावर सेमीकंडक्टर उपकरणों को सर्किट सिग्नल के नियंत्रण की डिग्री के अनुसार पूर्ण प्रकार, अर्ध-नियंत्रित प्रकार और गैर-नियंत्रित प्रकार में विभाजित किया जा सकता है। या ड्राइविंग सर्किट के सिग्नल गुणों के अनुसार, इसे वोल्टेज-चालित प्रकार, वर्तमान-चालित प्रकार, आदि में विभाजित किया जा सकता है।
| वर्गीकरण | प्रकार | विशिष्ट शक्ति अर्धचालक उपकरण |
| विद्युत संकेतों की नियंत्रणीयता | अर्ध-नियंत्रित प्रकार | एससीआर |
| पूर्ण नियंत्रण | जीटीओ, जीटीआर, एमओएसएफईटी, आईजीबीटी | |
| अवज्ञा का | पावर डायोड | |
| ड्राइविंग सिग्नल गुण | वोल्टेज चालित प्रकार | आईजीबीटी, मॉसफेट, सिथ |
| वर्तमान चालित प्रकार | एससीआर, जीटीओ, जीटीआर | |
| प्रभावी संकेत तरंग | पल्स ट्रिगर प्रकार | एससीआर, जीटीओ |
| इलेक्ट्रॉनिक नियंत्रण प्रकार | जीटीआर, मॉसफेट, आईजीबीटी | |
| वे स्थितियाँ जिनमें विद्युत धारा प्रवाहित करने वाले इलेक्ट्रॉन भाग लेते हैं | द्विध्रुवी उपकरण | पावर डायोड, एससीआर, जीटीओ, जीटीआर, बीएसआईटी, बीजेटी |
| एकध्रुवीय उपकरण | MOSFET, बैठो | |
| समग्र उपकरण | एमसीटी, आईजीबीटी, एसआईटीएच और आईजीसीटी |
विभिन्न शक्ति अर्धचालक उपकरणों में वोल्टेज, वर्तमान क्षमता, प्रतिबाधा क्षमता और आकार जैसी अलग-अलग विशेषताएं होती हैं। वास्तविक उपयोग में, विभिन्न क्षेत्रों और आवश्यकताओं के अनुसार उपयुक्त उपकरणों का चयन करने की आवश्यकता होती है।
सेमीकंडक्टर उद्योग अपने जन्म के बाद से तीन पीढ़ियों के भौतिक परिवर्तनों से गुजरा है। अब तक, Si द्वारा प्रस्तुत पहली अर्धचालक सामग्री अभी भी मुख्य रूप से बिजली अर्धचालक उपकरणों के क्षेत्र में उपयोग की जाती है।
| अर्धचालक पदार्थ | ऊर्जा अंतराल (ईवी) | गलनांक (K) | मुख्य अनुप्रयोग | |
| पहली पीढ़ी की अर्धचालक सामग्री | Ge | 1.1 | 1221 | कम वोल्टेज, कम आवृत्ति, मध्यम शक्ति ट्रांजिस्टर, फोटोडिटेक्टर |
| दूसरी पीढ़ी की अर्धचालक सामग्री | Si | 0.7 | 1687 | |
| तीसरी पीढ़ी की अर्धचालक सामग्री | GaAs | 1.4 | 1511 | माइक्रोवेव, मिलीमीटर तरंग उपकरण, प्रकाश उत्सर्जक उपकरण |
| सिक | 3.05 | 2826 | 1. उच्च तापमान, उच्च आवृत्ति, विकिरण प्रतिरोधी उच्च शक्ति उपकरण 2. नीला, ग्रेड, बैंगनी प्रकाश उत्सर्जक डायोड, अर्धचालक लेजर | |
| गण मन | 3.4 | 1973 | ||
| ऐन | 6.2 | 2470 | ||
| C | 5.5 | >3800 | ||
| जेडएनओ | 3.37 | 2248 | ||
अर्ध-नियंत्रित और पूर्णतः नियंत्रित विद्युत उपकरणों की विशेषताओं का सारांश प्रस्तुत करें:
| डिवाइस का प्रकार | एससीआर | जीटीआर | MOSFET | आईजीबीटी |
| नियंत्रण प्रकार | पल्स ट्रिगर | वर्तमान नियंत्रण | वोल्टेज नियंत्रण | फ़िल्म केंद्र |
| स्व-शटऑफ़ लाइन | आवागमन बंद | स्व-शटडाउन डिवाइस | स्व-शटडाउन डिवाइस | स्व-शटडाउन डिवाइस |
| कार्य आवृत्ति | ＜1khz | ＜30khz | 20khz-मेगाहर्ट्ज | ＜40khz |
| संचालन शक्ति | छोटा | बड़ा | छोटा | छोटा |
| स्विचिंग हानि | बड़ा | बड़ा | बड़ा | बड़ा |
| चालन हानि | छोटा | छोटा | बड़ा | छोटा |
| वोल्टेज और वर्तमान स्तर | 最大 | बड़ा | न्यूनतम | अधिक |
| विशिष्ट अनुप्रयोग | मध्यम आवृत्ति प्रेरण हीटिंग | यूपीएस आवृत्ति कनवर्टर | बिजली की आपूर्ति बदलना | यूपीएस आवृत्ति कनवर्टर |
| कीमत | सबसे कम | निचला | बीच में | सबसे महंगा |
| चालन मॉडुलन प्रभाव | पास होना | पास होना | कोई नहीं | पास होना |
MOSFETs के बारे में जानें
MOSFET में उच्च इनपुट प्रतिबाधा, कम शोर और अच्छी तापीय स्थिरता है; इसकी एक सरल निर्माण प्रक्रिया और मजबूत विकिरण है, इसलिए इसका उपयोग आमतौर पर एम्पलीफायर सर्किट या स्विचिंग सर्किट में किया जाता है;
(1) मुख्य चयन पैरामीटर: ड्रेन-सोर्स वोल्टेज वीडीएस (वोल्टेज का सामना करना), आईडी निरंतर रिसाव वर्तमान, आरडीएस (ऑन) ऑन-प्रतिरोध, सीआईएस इनपुट कैपेसिटेंस (जंक्शन कैपेसिटेंस), गुणवत्ता कारक एफओएम = रॉन * क्यूजी, आदि।
(2) विभिन्न प्रक्रियाओं के अनुसार, इसे ट्रेंचएमओएस में विभाजित किया गया है: ट्रेंच एमओएसएफईटी, मुख्य रूप से 100 वी के भीतर कम वोल्टेज क्षेत्र में; SGT (स्प्लिट गेट) MOSFET: स्प्लिट गेट MOSFET, मुख्य रूप से 200V के भीतर मध्यम और निम्न वोल्टेज क्षेत्र में; एसजे MOSFET: सुपर जंक्शन MOSFET, मुख्य रूप से उच्च वोल्टेज क्षेत्र 600-800V में;
एक स्विचिंग बिजली आपूर्ति में, जैसे ओपन-ड्रेन सर्किट, ड्रेन बरकरार लोड से जुड़ा होता है, जिसे ओपन-ड्रेन कहा जाता है। ओपन-ड्रेन सर्किट में, चाहे लोड कितना भी उच्च वोल्टेज से जुड़ा हो, लोड करंट को चालू और बंद किया जा सकता है। यह एक आदर्श एनालॉग स्विचिंग डिवाइस है। यह एक स्विचिंग डिवाइस के रूप में MOSFET का सिद्धांत है।
बाजार हिस्सेदारी के संदर्भ में, MOSFETs लगभग सभी प्रमुख अंतरराष्ट्रीय निर्माताओं के हाथों में केंद्रित हैं। उनमें से, Infineon ने 2015 में IR (अमेरिकन इंटरनेशनल रेक्टिफायर कंपनी) का अधिग्रहण किया और उद्योग में अग्रणी बन गया। ओएन सेमीकंडक्टर ने सितंबर 2016 में फेयरचाइल्ड सेमीकंडक्टर का अधिग्रहण भी पूरा किया। बाजार हिस्सेदारी बढ़कर दूसरे स्थान पर पहुंच गई, और फिर बिक्री रैंकिंग में रेनेसा, तोशिबा, आईडब्ल्यूसी, एसटी, विशय, अंशी, मैग्ना आदि थे;
मुख्यधारा के MOSFET ब्रांड कई श्रृंखलाओं में विभाजित हैं: अमेरिकी, जापानी और कोरियाई।
अमेरिकी श्रृंखला: इन्फिनियन, आईआर, फेयरचाइल्ड, ऑन सेमीकंडक्टर, एसटी, टीआई, पीआई, एओएस, आदि;
जापानी: तोशिबा, रेनेसा, आरओएचएम, आदि;
कोरियाई श्रृंखला: मैग्ना, केईसी, एयूके, मोरीना हिरोशी, शिनान, केआईए
MOSFET पैकेज श्रेणियाँ
जिस तरह से इसे पीसीबी बोर्ड पर स्थापित किया जाता है, उसके अनुसार MOSFET पैकेज के दो मुख्य प्रकार होते हैं: प्लग-इन (छेद के माध्यम से) और सतह माउंट (सतह माउंट)।
प्लग-इन प्रकार का मतलब है कि MOSFET के पिन पीसीबी बोर्ड के बढ़ते छेद से गुजरते हैं और पीसीबी बोर्ड में वेल्डेड होते हैं। सामान्य प्लग-इन पैकेज में शामिल हैं: डुअल इन-लाइन पैकेज (डीआईपी), ट्रांजिस्टर आउटलाइन पैकेज (टीओ), और पिन ग्रिड ऐरे पैकेज (पीजीए)।
प्लग-इन पैकेजिंग
सरफेस माउंटिंग वह जगह है जहां MOSFET पिन और हीट डिसिपेशन फ्लैंज को पीसीबी बोर्ड की सतह पर पैड पर वेल्ड किया जाता है। विशिष्ट सतह माउंट पैकेज में शामिल हैं: ट्रांजिस्टर आउटलाइन (डी-पीएके), स्मॉल आउटलाइन ट्रांजिस्टर (एसओटी), स्मॉल आउटलाइन पैकेज (एसओपी), क्वाड फ्लैट पैकेज (क्यूएफपी), प्लास्टिक लीडेड चिप कैरियर (पीएलसीसी), आदि।
सतह माउंट पैकेज
प्रौद्योगिकी के विकास के साथ, मदरबोर्ड और ग्राफिक्स कार्ड जैसे पीसीबी बोर्ड वर्तमान में कम और कम प्रत्यक्ष प्लग-इन पैकेजिंग का उपयोग करते हैं, और अधिक सतह माउंट पैकेजिंग का उपयोग किया जाता है।
1. डुअल इन-लाइन पैकेज (डीआईपी)
डीआईपी पैकेज में पिन की दो पंक्तियाँ होती हैं और इन्हें डीआईपी संरचना वाले चिप सॉकेट में डालने की आवश्यकता होती है। इसकी व्युत्पत्ति विधि SDIP (श्रिंक डीआईपी) है, जो एक श्रिंक डबल-इन-लाइन पैकेज है। पिन घनत्व डीआईपी की तुलना में 6 गुना अधिक है।
डीआईपी पैकेजिंग संरचना रूपों में शामिल हैं: मल्टी-लेयर सिरेमिक डुअल-इन-लाइन डीआईपी, सिंगल-लेयर सिरेमिक डुअल-इन-लाइन डीआईपी, लीड फ्रेम डीआईपी (ग्लास-सिरेमिक सीलिंग प्रकार, प्लास्टिक एनकैप्सुलेशन संरचना प्रकार, सिरेमिक कम पिघलने वाले ग्लास एनकैप्सुलेशन सहित) प्रकार) आदि। डीआईपी पैकेजिंग की विशेषता यह है कि यह आसानी से पीसीबी बोर्डों की थ्रू-होल वेल्डिंग का एहसास कर सकता है और मदरबोर्ड के साथ अच्छी संगतता रखता है।
हालाँकि, क्योंकि इसका पैकेजिंग क्षेत्र और मोटाई अपेक्षाकृत बड़ी है, और प्लगिंग और अनप्लगिंग प्रक्रिया के दौरान पिन आसानी से क्षतिग्रस्त हो जाते हैं, विश्वसनीयता खराब है। इसी समय, प्रक्रिया के प्रभाव के कारण, पिन की संख्या आम तौर पर 100 से अधिक नहीं होती है। इसलिए, इलेक्ट्रॉनिक उद्योग के उच्च एकीकरण की प्रक्रिया में, डीआईपी पैकेजिंग धीरे-धीरे इतिहास के चरण से हट गई है।
2. ट्रांजिस्टर आउटलाइन पैकेज (TO)
प्रारंभिक पैकेजिंग विनिर्देश, जैसे TO-3P, TO-247, TO-92, TO-92L, TO-220, TO-220F, TO-251, आदि सभी प्लग-इन पैकेजिंग डिज़ाइन हैं।
TO-3P/247: यह मध्यम-उच्च वोल्टेज और उच्च-वर्तमान MOSFETs के लिए आमतौर पर इस्तेमाल किया जाने वाला पैकेजिंग फॉर्म है। उत्पाद में उच्च वोल्टेज झेलने और मजबूत ब्रेकडाउन प्रतिरोध की विशेषताएं हैं।
TO-220/220F: TO-220F एक पूरी तरह से प्लास्टिक पैकेज है, और इसे रेडिएटर पर स्थापित करते समय एक इंसुलेटिंग पैड जोड़ने की कोई आवश्यकता नहीं है; TO-220 में मध्य पिन से जुड़ी एक धातु शीट होती है, और रेडिएटर स्थापित करते समय एक इंसुलेटिंग पैड की आवश्यकता होती है। इन दो पैकेज शैलियों के MOSFETs की उपस्थिति समान है और इन्हें परस्पर उपयोग किया जा सकता है।
TO-251: इस पैकेज्ड उत्पाद का उपयोग मुख्य रूप से लागत कम करने और उत्पाद का आकार कम करने के लिए किया जाता है। इसका उपयोग मुख्य रूप से मध्यम वोल्टेज और 60A से नीचे उच्च धारा और 7N से नीचे उच्च वोल्टेज वाले वातावरण में किया जाता है।
TO-92: लागत कम करने के लिए इस पैकेज का उपयोग केवल कम-वोल्टेज MOSFET (10A से नीचे करंट, 60V से नीचे वोल्टेज का सामना करने वाला) और उच्च-वोल्टेज 1N60/65 के लिए किया जाता है।
हाल के वर्षों में, प्लग-इन पैकेजिंग प्रक्रिया की उच्च वेल्डिंग लागत और पैच-प्रकार के उत्पादों की तुलना में कम गर्मी लंपटता प्रदर्शन के कारण, सतह माउंट बाजार में मांग में वृद्धि जारी रही है, जिससे टीओ पैकेजिंग का विकास भी हुआ है। सरफेस माउंट पैकेजिंग में।
TO-252 (जिसे D-PAK भी कहा जाता है) और TO-263 (D2PAK) दोनों सरफेस माउंट पैकेज हैं।。
सेवा मेरे पैकेज उत्पाद दिखावट
TO252/D-PAK एक प्लास्टिक चिप पैकेज है, जिसका उपयोग आमतौर पर पावर ट्रांजिस्टर और वोल्टेज स्थिरीकरण चिप्स की पैकेजिंग के लिए किया जाता है। यह वर्तमान मुख्यधारा पैकेजों में से एक है। इस पैकेजिंग विधि का उपयोग करने वाले MOSFET में तीन इलेक्ट्रोड, गेट (जी), ड्रेन (डी), और स्रोत (एस) हैं। ड्रेन (डी) पिन काट दिया गया है और उपयोग नहीं किया गया है। इसके बजाय, पीठ पर हीट सिंक का उपयोग नाली (डी) के रूप में किया जाता है, जिसे सीधे पीसीबी में वेल्ड किया जाता है। एक ओर, इसका उपयोग बड़ी धाराओं को आउटपुट करने के लिए किया जाता है, और दूसरी ओर, यह पीसीबी के माध्यम से गर्मी को नष्ट करता है। इसलिए, पीसीबी पर तीन डी-पाक पैड हैं, और ड्रेन (डी) पैड बड़ा है। इसकी पैकेजिंग विशिष्टताएँ इस प्रकार हैं:
TO-252/D-PAK पैकेज आकार विनिर्देश
TO-263 TO-220 का एक प्रकार है। यह मुख्य रूप से उत्पादन दक्षता और गर्मी लंपटता में सुधार के लिए डिज़ाइन किया गया है। यह अत्यधिक उच्च धारा और वोल्टेज का समर्थन करता है। यह 150A से नीचे और 30V से ऊपर के मध्यम-वोल्टेज उच्च-वर्तमान MOSFETs में अधिक आम है। D2PAK (TO-263AB) के अलावा, इसमें TO263-2, TO263-3, TO263-5, TO263-7 और अन्य शैलियाँ भी शामिल हैं, जो TO-263 के अधीन हैं, मुख्य रूप से पिन की अलग संख्या और दूरी के कारण .
TO-263/D2PAK पैकेज आकार विशिष्टताs
3. पिन ग्रिड ऐरे पैकेज (पीजीए)
पीजीए (पिन ग्रिड ऐरे पैकेज) चिप के अंदर और बाहर कई वर्गाकार ऐरे पिन होते हैं। प्रत्येक वर्गाकार ऐरे पिन को चिप के चारों ओर एक निश्चित दूरी पर व्यवस्थित किया जाता है। पिनों की संख्या के आधार पर इसे 2 से 5 वृत्तों में बनाया जा सकता है। इंस्टालेशन के दौरान, बस चिप को विशेष पीजीए सॉकेट में डालें। इसमें आसान प्लगिंग और अनप्लगिंग और उच्च विश्वसनीयता के फायदे हैं, और यह उच्च आवृत्तियों के लिए अनुकूल हो सकता है।
पीजीए पैकेज शैली
इसके अधिकांश चिप सब्सट्रेट सिरेमिक सामग्री से बने होते हैं, और कुछ सब्सट्रेट के रूप में विशेष प्लास्टिक राल का उपयोग करते हैं। प्रौद्योगिकी के संदर्भ में, पिन केंद्र की दूरी आमतौर पर 2.54 मिमी होती है, और पिनों की संख्या 64 से 447 तक होती है। इस प्रकार की पैकेजिंग की विशेषता यह है कि पैकेजिंग क्षेत्र (मात्रा) जितना छोटा होगा, बिजली की खपत (प्रदर्शन) उतनी ही कम होगी ) यह झेल सकता है, और इसके विपरीत। चिप्स की यह पैकेजिंग शैली शुरुआती दिनों में अधिक सामान्य थी, और इसका उपयोग ज्यादातर सीपीयू जैसे उच्च-शक्ति खपत वाले उत्पादों की पैकेजिंग के लिए किया जाता था। उदाहरण के लिए, इंटेल के 80486 और पेंटियम सभी इस पैकेजिंग शैली का उपयोग करते हैं; इसे MOSFET निर्माताओं द्वारा व्यापक रूप से नहीं अपनाया गया है।
4. छोटा आउटलाइन ट्रांजिस्टर पैकेज (एसओटी)
SOT (स्मॉल आउट-लाइन ट्रांजिस्टर) एक पैच प्रकार का छोटा पावर ट्रांजिस्टर पैकेज है, जिसमें मुख्य रूप से SOT23, SOT89, SOT143, SOT25 (यानी SOT23-5), आदि शामिल हैं। SOT323, SOT363/SOT26 (यानी SOT23-6) और अन्य प्रकार हैं व्युत्पन्न, जो टीओ पैकेज की तुलना में आकार में छोटे होते हैं।
SOT पैकेज प्रकार
SOT23 एक आमतौर पर इस्तेमाल किया जाने वाला ट्रांजिस्टर पैकेज है जिसमें तीन पंख के आकार के पिन होते हैं, अर्थात् कलेक्टर, एमिटर और बेस, जो घटक के लंबे पक्ष के दोनों तरफ सूचीबद्ध होते हैं। इनमें उत्सर्जक और आधार एक ही तरफ हैं। वे कम-शक्ति ट्रांजिस्टर, क्षेत्र प्रभाव ट्रांजिस्टर और प्रतिरोधी नेटवर्क वाले मिश्रित ट्रांजिस्टर में आम हैं। उनके पास अच्छी ताकत है लेकिन खराब सोल्डरबिलिटी है। स्वरूप नीचे चित्र (ए) में दिखाया गया है।
SOT89 में ट्रांजिस्टर के एक तरफ तीन छोटे पिन वितरित हैं। दूसरी तरफ गर्मी अपव्यय क्षमता को बढ़ाने के लिए आधार से जुड़ा एक धातु हीट सिंक है। यह सिलिकॉन पावर सरफेस माउंट ट्रांजिस्टर में आम है और उच्च शक्ति अनुप्रयोगों के लिए उपयुक्त है। स्वरूप नीचे चित्र (बी) में दिखाया गया है।
SOT143 में चार छोटे पंख के आकार के पिन हैं, जो दोनों तरफ से बाहर की ओर निकले हुए हैं। पिन का चौड़ा सिरा कलेक्टर है। इस प्रकार का पैकेज उच्च-आवृत्ति ट्रांजिस्टर में आम है, और इसका स्वरूप नीचे चित्र (सी) में दिखाया गया है।
SOT252 एक उच्च-शक्ति ट्रांजिस्टर है जिसमें एक तरफ से तीन पिन लगे होते हैं, और मध्य पिन छोटा होता है और कलेक्टर होता है। दूसरे सिरे पर बड़े पिन से कनेक्ट करें, जो गर्मी अपव्यय के लिए तांबे की शीट है, और इसका स्वरूप नीचे चित्र (डी) में दिखाया गया है।
सामान्य एसओटी पैकेज उपस्थिति तुलना
चार-टर्मिनल SOT-89 MOSFET का उपयोग आमतौर पर मदरबोर्ड पर किया जाता है। इसके स्पेसिफिकेशन और आयाम इस प्रकार हैं:
SOT-89 MOSFET आकार विनिर्देश (इकाई: मिमी)
5. लघु रूपरेखा पैकेज (एसओपी)
एसओपी (स्मॉल आउट-लाइन पैकेज) सरफेस माउंट पैकेजों में से एक है, जिसे एसओएल या डीएफपी भी कहा जाता है। पिनों को पैकेज के दोनों ओर से सीगल विंग आकार (एल आकार) में निकाला जाता है। सामग्री प्लास्टिक और सिरेमिक हैं। एसओपी पैकेजिंग मानकों में एसओपी-8, एसओपी-16, एसओपी-20, एसओपी-28 आदि शामिल हैं। एसओपी के बाद की संख्या पिन की संख्या को इंगित करती है। अधिकांश MOSFET SOP पैकेज SOP-8 विनिर्देशों को अपनाते हैं। उद्योग अक्सर "पी" को हटा देता है और इसे एसओ (स्मॉल आउट-लाइन) के रूप में संक्षिप्त करता है।
एसओपी-8 पैकेज का आकार
SO-8 को सबसे पहले फिलिप कंपनी द्वारा विकसित किया गया था। इसे प्लास्टिक में पैक किया गया है, इसमें कोई गर्मी अपव्यय निचली प्लेट नहीं है, और इसमें कम गर्मी अपव्यय है। इसका उपयोग आम तौर पर कम-शक्ति MOSFETs के लिए किया जाता है। बाद में, टीएसओपी (थिन स्मॉल आउटलाइन पैकेज), वीएसओपी (वेरी स्मॉल आउटलाइन पैकेज), एसएसओपी (श्रिंक एसओपी), टीएसएसओपी (थिन श्रिंक एसओपी), आदि जैसे मानक विनिर्देश धीरे-धीरे प्राप्त किए गए; उनमें से, टीएसओपी और टीएसएसओपी आमतौर पर एमओएसएफईटी पैकेजिंग में उपयोग किए जाते हैं।
एसओपी व्युत्पन्न विनिर्देश आमतौर पर एमओएसएफईटी के लिए उपयोग किए जाते हैं
6. क्वाड फ्लैट पैकेज (क्यूएफपी)
QFP (प्लास्टिक क्वाड फ्लैट पैकेज) पैकेज में चिप पिन के बीच की दूरी बहुत छोटी है और पिन बहुत पतले हैं। इसका उपयोग आम तौर पर बड़े पैमाने पर या अल्ट्रा-बड़े एकीकृत सर्किट में किया जाता है, और पिन की संख्या आम तौर पर 100 से अधिक होती है। इस रूप में पैक किए गए चिप्स को मदरबोर्ड में चिप को सोल्डर करने के लिए एसएमटी सतह माउंटिंग तकनीक का उपयोग करना चाहिए। इस पैकेजिंग विधि की चार प्रमुख विशेषताएं हैं: ① यह पीसीबी सर्किट बोर्डों पर वायरिंग स्थापित करने के लिए एसएमडी सतह माउंटिंग तकनीक के लिए उपयुक्त है; ② यह उच्च आवृत्ति उपयोग के लिए उपयुक्त है; ③ इसे संचालित करना आसान है और इसमें उच्च विश्वसनीयता है; ④ चिप क्षेत्र और पैकेजिंग क्षेत्र के बीच का अनुपात छोटा है। पीजीए पैकेजिंग विधि की तरह, यह पैकेजिंग विधि चिप को प्लास्टिक पैकेज में लपेटती है और जब चिप समय पर काम कर रही होती है तो उत्पन्न गर्मी को नष्ट नहीं कर पाती है। यह MOSFET प्रदर्शन के सुधार को प्रतिबंधित करता है; और प्लास्टिक पैकेजिंग ही उपकरण के आकार को बढ़ाती है, जो हल्के, पतले, छोटे और छोटे होने की दिशा में अर्धचालकों के विकास की आवश्यकताओं को पूरा नहीं करती है। इसके अलावा, इस प्रकार की पैकेजिंग विधि एकल चिप पर आधारित होती है, जिसमें कम उत्पादन क्षमता और उच्च पैकेजिंग लागत की समस्या होती है। इसलिए, क्यूएफपी डिजिटल लॉजिक एलएसआई सर्किट जैसे माइक्रोप्रोसेसर/गेट एरे में उपयोग के लिए अधिक उपयुक्त है, और वीटीआर सिग्नल प्रोसेसिंग और ऑडियो सिग्नल प्रोसेसिंग जैसे एनालॉग एलएसआई सर्किट उत्पादों की पैकेजिंग के लिए भी उपयुक्त है।
7、बिना लीड वाला क्वाड फ्लैट पैकेज (क्यूएफएन)
क्यूएफएन (क्वाड फ्लैट नॉन-लेडेड पैकेज) पैकेज चारों तरफ इलेक्ट्रोड संपर्कों से सुसज्जित है। चूंकि कोई लीड नहीं है, माउंटिंग क्षेत्र क्यूएफपी से छोटा है और ऊंचाई क्यूएफपी से कम है। उनमें से, सिरेमिक QFN को LCC (लीडलेस चिप कैरियर) भी कहा जाता है, और ग्लास एपॉक्सी राल मुद्रित सब्सट्रेट बेस सामग्री का उपयोग करने वाले कम लागत वाले प्लास्टिक QFN को प्लास्टिक LCC, PCLC, P-LCC, आदि कहा जाता है। यह एक उभरती हुई सतह माउंट चिप पैकेजिंग है छोटे पैड आकार, छोटी मात्रा और सीलिंग सामग्री के रूप में प्लास्टिक वाली तकनीक। क्यूएफएन का उपयोग मुख्य रूप से एकीकृत सर्किट पैकेजिंग के लिए किया जाता है, और एमओएसएफईटी का उपयोग नहीं किया जाएगा। हालाँकि, क्योंकि इंटेल ने एक एकीकृत ड्राइवर और MOSFET समाधान प्रस्तावित किया था, इसने QFN-56 पैकेज में DrMOS लॉन्च किया ("56" चिप के पीछे 56 कनेक्शन पिन को संदर्भित करता है)।
यह ध्यान दिया जाना चाहिए कि QFN पैकेज में अल्ट्रा-थिन स्मॉल आउटलाइन पैकेज (TSSOP) के समान बाहरी लीड कॉन्फ़िगरेशन है, लेकिन इसका आकार TSSOP से 62% छोटा है। QFN मॉडलिंग डेटा के अनुसार, इसका थर्मल प्रदर्शन TSSOP पैकेजिंग की तुलना में 55% अधिक है, और इसका विद्युत प्रदर्शन (इंडक्शन और कैपेसिटेंस) क्रमशः TSSOP पैकेजिंग की तुलना में 60% और 30% अधिक है। सबसे बड़ा नुकसान यह है कि इसकी मरम्मत करना मुश्किल है।
QFN-56 पैकेज में DrMOS
पारंपरिक असतत डीसी/डीसी स्टेप-डाउन स्विचिंग बिजली आपूर्ति उच्च बिजली घनत्व की आवश्यकताओं को पूरा नहीं कर सकती है, न ही वे उच्च स्विचिंग आवृत्तियों पर परजीवी पैरामीटर प्रभावों की समस्या को हल कर सकते हैं। प्रौद्योगिकी के नवाचार और प्रगति के साथ, मल्टी-चिप मॉड्यूल बनाने के लिए ड्राइवरों और MOSFETs को एकीकृत करना एक वास्तविकता बन गया है। यह एकीकरण विधि काफी जगह बचा सकती है और बिजली खपत घनत्व बढ़ा सकती है। ड्राइवरों और MOSFETs के अनुकूलन के माध्यम से, यह एक वास्तविकता बन गई है। पावर दक्षता और उच्च गुणवत्ता वाले डीसी करंट, यह DrMOS एकीकृत ड्राइवर IC है।
रेनेसा दूसरी पीढ़ी DrMOS
QFN-56 लीडलेस पैकेज DrMOS थर्मल प्रतिबाधा को बहुत कम बनाता है; आंतरिक वायर बॉन्डिंग और कॉपर क्लिप डिज़ाइन के साथ, बाहरी पीसीबी वायरिंग को कम किया जा सकता है, जिससे प्रेरण और प्रतिरोध कम हो जाता है। इसके अलावा, उपयोग की जाने वाली डीप-चैनल सिलिकॉन MOSFET प्रक्रिया भी चालन, स्विचिंग और गेट चार्ज हानि को काफी कम कर सकती है; यह विभिन्न प्रकार के नियंत्रकों के साथ संगत है, विभिन्न ऑपरेटिंग मोड प्राप्त कर सकता है, और सक्रिय चरण रूपांतरण मोड एपीएस (ऑटो चरण स्विचिंग) का समर्थन करता है। क्यूएफएन पैकेजिंग के अलावा, द्विपक्षीय फ्लैट नो-लीड पैकेजिंग (डीएफएन) भी एक नई इलेक्ट्रॉनिक पैकेजिंग प्रक्रिया है जिसका व्यापक रूप से ओएन सेमीकंडक्टर के विभिन्न घटकों में उपयोग किया गया है। क्यूएफएन की तुलना में, डीएफएन के दोनों तरफ कम लीड-आउट इलेक्ट्रोड हैं।
8、प्लास्टिक लीडेड चिप कैरियर (पीएलसीसी)
पीएलसीसी (प्लास्टिक क्वाड फ्लैट पैकेज) का आकार चौकोर है और यह डीआईपी पैकेज से बहुत छोटा है। इसमें चारों ओर पिन के साथ 32 पिन हैं। पिनों को टी-आकार में पैकेज के चारों तरफ से बाहर निकाला जाता है। यह एक प्लास्टिक उत्पाद है. पिन केंद्र की दूरी 1.27 मिमी है, और पिनों की संख्या 18 से 84 तक होती है। जे-आकार के पिन आसानी से विकृत नहीं होते हैं और क्यूएफपी की तुलना में संचालित करना आसान होता है, लेकिन वेल्डिंग के बाद उपस्थिति निरीक्षण अधिक कठिन होता है। पीएलसीसी पैकेजिंग एसएमटी सरफेस माउंटिंग तकनीक का उपयोग करके पीसीबी पर वायरिंग स्थापित करने के लिए उपयुक्त है। इसमें छोटे आकार और उच्च विश्वसनीयता के फायदे हैं। पीएलसीसी पैकेजिंग अपेक्षाकृत सामान्य है और इसका उपयोग लॉजिक एलएसआई, डीएलडी (या प्रोग्राम लॉजिक डिवाइस) और अन्य सर्किट में किया जाता है। यह पैकेजिंग फॉर्म अक्सर मदरबोर्ड BIOS में उपयोग किया जाता है, लेकिन यह वर्तमान में MOSFETs में कम आम है।
मुख्यधारा के उद्यमों के लिए एनकैप्सुलेशन और सुधार
सीपीयू में कम वोल्टेज और उच्च धारा के विकास की प्रवृत्ति के कारण, एमओएसएफईटी को बड़े आउटपुट वर्तमान, कम प्रतिरोध, कम गर्मी उत्पादन, तेज गर्मी अपव्यय और छोटे आकार की आवश्यकता होती है। चिप उत्पादन तकनीक और प्रक्रियाओं में सुधार के अलावा, MOSFET निर्माता पैकेजिंग तकनीक में भी सुधार करना जारी रख रहे हैं। मानक उपस्थिति विशिष्टताओं के साथ अनुकूलता के आधार पर, वे नए पैकेजिंग आकार प्रस्तावित करते हैं और अपने द्वारा विकसित नए पैकेजों के लिए ट्रेडमार्क नाम पंजीकृत करते हैं।
1、रेनेसा WPAK, LFPAK और LFPAK-I पैकेज
WPAK रेनेसा द्वारा विकसित एक उच्च ताप विकिरण पैकेज है। D-PAK पैकेज की नकल करके, चिप हीट सिंक को मदरबोर्ड पर वेल्ड किया जाता है, और मदरबोर्ड के माध्यम से गर्मी को नष्ट कर दिया जाता है, ताकि छोटा पैकेज WPAK भी D-PAK के आउटपुट करंट तक पहुंच सके। WPAK-D2 वायरिंग इंडक्शन को कम करने के लिए दो उच्च/निम्न MOSFETs को पैकेज करता है।
रेनेसा WPAK पैकेज का आकार
एलएफपीएके और एलएफपीएके-आई रेनेसा द्वारा विकसित दो अन्य छोटे फॉर्म-फैक्टर पैकेज हैं जो एसओ-8 के साथ संगत हैं। एलएफपीएके डी-पाक के समान है, लेकिन डी-पाक से छोटा है। LFPAK-i हीट सिंक के माध्यम से गर्मी को खत्म करने के लिए हीट सिंक को ऊपर की ओर रखता है।
रेनेसा एलएफपीएके और एलएफपीएके-आई पैकेज
2. विषय पावर-पाक और पोलर-पाक पैकेजिंग
पावर-PAK, विषय कॉर्पोरेशन द्वारा पंजीकृत MOSFET पैकेज नाम है। पावर-PAK में दो विशिष्टताएँ शामिल हैं: Power-PAK1212-8 और Power-PAK SO-8।
विषय पावर-PAK1212-8 पैकेज
विषय पावर-पाक SO-8 पैकेज
पोलर PAK दो तरफा गर्मी अपव्यय वाला एक छोटा पैकेज है और विषय की मुख्य पैकेजिंग प्रौद्योगिकियों में से एक है। पोलर PAK सामान्य so-8 पैकेज के समान है। इसमें पैकेज के ऊपरी और निचले दोनों किनारों पर अपव्यय बिंदु हैं। पैकेज के अंदर गर्मी जमा करना आसान नहीं है और ऑपरेटिंग करंट का घनत्व SO-8 से दोगुना तक बढ़ सकता है। वर्तमान में, विषय ने STMicroelectronics को पोलर PAK तकनीक का लाइसेंस दिया है।
विषय पोलर पाक पैकेज
3. ओनसेमी SO-8 और WDFN8 फ्लैट लेड पैकेज
ON सेमीकंडक्टर ने दो प्रकार के फ्लैट-लीड MOSFETs विकसित किए हैं, जिनमें से SO-8 संगत फ्लैट-लीड MOSFETs का उपयोग कई बोर्डों द्वारा किया जाता है। ON सेमीकंडक्टर के नए लॉन्च किए गए NVMx और NVTx पावर MOSFETs चालन हानि को कम करने के लिए कॉम्पैक्ट DFN5 (SO-8FL) और WDFN8 पैकेज का उपयोग करते हैं। ड्राइवर के नुकसान को कम करने के लिए इसमें कम क्यूजी और कैपेसिटेंस की भी सुविधा है।
सेमीकंडक्टर SO-8 फ्लैट लीड पैकेज पर
सेमीकंडक्टर WDFN8 पैकेज पर
4. एनएक्सपी एलएफपीएके और क्यूएलपीएके पैकेजिंग
एनएक्सपी (पूर्व में फिलिप्स) ने एलएफपीएके और क्यूएलपीएके में एसओ-8 पैकेजिंग तकनीक में सुधार किया है। उनमें से, एलएफपीएके को दुनिया में सबसे विश्वसनीय पावर एसओ-8 पैकेज माना जाता है; जबकि QLPAK में छोटे आकार और उच्च ताप अपव्यय दक्षता की विशेषताएं हैं। सामान्य SO-8 की तुलना में, QLPAK 6*5 मिमी के पीसीबी बोर्ड क्षेत्र पर कब्जा करता है और इसका थर्मल प्रतिरोध 1.5k/W है।
एनएक्सपी एलएफपीएके पैकेज
एनएक्सपी क्यूएलपीएके पैकेजिंग
4. एसटी सेमीकंडक्टर पावरएसओ-8 पैकेज
STMicroelectronics की पावर MOSFET चिप पैकेजिंग प्रौद्योगिकियों में SO-8, PowerSO-8, PowerFLAT, DirectFET, PolarPAK आदि शामिल हैं। उनमें से, Power SO-8, SO-8 का एक उन्नत संस्करण है। इसके अलावा, PowerSO-10, PowerSO-20, TO-220FP, H2PAK-2 और अन्य पैकेज हैं।
एसटीएमइक्रोइलेक्ट्रॉनिक्स पावर एसओ-8 पैकेज
5. फेयरचाइल्ड सेमीकंडक्टर पावर 56 पैकेज
पावर 56 फ़रीचाइल्ड का विशिष्ट नाम है, और इसका आधिकारिक नाम DFN5×6 है। इसका पैकेजिंग क्षेत्र आमतौर पर उपयोग किए जाने वाले TSOP-8 के बराबर है, और पतला पैकेज घटक निकासी ऊंचाई को बचाता है, और नीचे थर्मल-पैड डिज़ाइन थर्मल प्रतिरोध को कम करता है। इसलिए, कई बिजली उपकरण निर्माताओं ने DFN5×6 को तैनात किया है।
फेयरचाइल्ड पावर 56 पैकेज
6. इंटरनेशनल रेक्टिफायर (आईआर) डायरेक्ट एफईटी पैकेज
डायरेक्ट एफईटी एसओ-8 या छोटे पदचिह्न में कुशल ऊपरी शीतलन प्रदान करता है और कंप्यूटर, लैपटॉप, दूरसंचार और उपभोक्ता इलेक्ट्रॉनिक्स उपकरणों में एसी-डीसी और डीसी-डीसी बिजली रूपांतरण अनुप्रयोगों के लिए उपयुक्त है। DirectFET का मेटल कैन निर्माण दो तरफा गर्मी अपव्यय प्रदान करता है, जो मानक प्लास्टिक असतत पैकेजों की तुलना में उच्च-आवृत्ति डीसी-डीसी हिरन कन्वर्टर्स की वर्तमान हैंडलिंग क्षमताओं को प्रभावी ढंग से दोगुना करता है। डायरेक्ट एफईटी पैकेज एक रिवर्स-माउंटेड प्रकार है, जिसमें ड्रेन (डी) हीट सिंक ऊपर की ओर होता है और एक धातु के आवरण से ढका होता है, जिसके माध्यम से गर्मी का प्रसार होता है। प्रत्यक्ष एफईटी पैकेजिंग गर्मी अपव्यय में काफी सुधार करती है और अच्छी गर्मी अपव्यय के साथ कम जगह लेती है।
संक्षेप करें
भविष्य में, जैसे-जैसे इलेक्ट्रॉनिक विनिर्माण उद्योग अल्ट्रा-थिन, लघुकरण, कम वोल्टेज और उच्च धारा की दिशा में विकसित हो रहा है, MOSFET की उपस्थिति और आंतरिक पैकेजिंग संरचना भी विनिर्माण की विकास आवश्यकताओं के लिए बेहतर अनुकूलन के लिए बदल जाएगी। उद्योग। इसके अलावा, इलेक्ट्रॉनिक निर्माताओं के लिए चयन सीमा को कम करने के लिए, मॉड्यूलराइजेशन और सिस्टम-स्तरीय पैकेजिंग की दिशा में MOSFET विकास की प्रवृत्ति तेजी से स्पष्ट हो जाएगी, और उत्पाद प्रदर्शन और लागत जैसे कई आयामों से समन्वित तरीके से विकसित होंगे। . MOSFET चयन के लिए पैकेज महत्वपूर्ण संदर्भ कारकों में से एक है। विभिन्न इलेक्ट्रॉनिक उत्पादों की अलग-अलग विद्युत आवश्यकताएं होती हैं, और विभिन्न इंस्टॉलेशन वातावरणों को पूरा करने के लिए मिलान आकार विनिर्देशों की भी आवश्यकता होती है। वास्तविक चयन में सामान्य सिद्धांत के तहत वास्तविक आवश्यकताओं के अनुसार निर्णय लिया जाना चाहिए। कुछ इलेक्ट्रॉनिक सिस्टम पीसीबी के आकार और आंतरिक ऊंचाई से सीमित होते हैं। उदाहरण के लिए, संचार प्रणालियों की मॉड्यूल बिजली आपूर्ति आमतौर पर ऊंचाई प्रतिबंधों के कारण DFN5*6 और DFN3*3 पैकेज का उपयोग करती है; कुछ एसीडीसी बिजली आपूर्ति में, अल्ट्रा-थिन डिज़ाइन या शेल सीमाओं के कारण TO220 पैकेज्ड पावर MOSFETs को असेंबल करने के लिए उपयुक्त हैं। इस समय, पिन को सीधे जड़ में डाला जा सकता है, जो TO247 पैकेज्ड उत्पादों के लिए उपयुक्त नहीं है; कुछ अति-पतली डिज़ाइनों के लिए डिवाइस पिन को मोड़ने और सपाट रखने की आवश्यकता होती है, जिससे MOSFET चयन की जटिलता बढ़ जाएगी।
MOSFET कैसे चुनें
एक इंजीनियर ने एक बार मुझसे कहा था कि उसने MOSFET डेटा शीट के पहले पृष्ठ को कभी नहीं देखा क्योंकि "व्यावहारिक" जानकारी केवल दूसरे पृष्ठ और उसके बाद ही दिखाई देती थी। MOSFET डेटा शीट के लगभग हर पृष्ठ में डिजाइनरों के लिए बहुमूल्य जानकारी होती है। लेकिन यह हमेशा स्पष्ट नहीं होता कि निर्माताओं द्वारा उपलब्ध कराए गए डेटा की व्याख्या कैसे की जाए।
यह आलेख MOSFETs की कुछ प्रमुख विशिष्टताओं को रेखांकित करता है, उन्हें डेटाशीट पर कैसे बताया गया है, और उन्हें समझने के लिए आपको जो स्पष्ट चित्र चाहिए। अधिकांश इलेक्ट्रॉनिक उपकरणों की तरह, MOSFETs ऑपरेटिंग तापमान से प्रभावित होते हैं। इसलिए उन परीक्षण स्थितियों को समझना महत्वपूर्ण है जिनके तहत उल्लिखित संकेतक लागू होते हैं। यह समझना भी महत्वपूर्ण है कि क्या आप "उत्पाद परिचय" में जो संकेतक देखते हैं, वे "अधिकतम" या "सामान्य" मान हैं, क्योंकि कुछ डेटा शीट इसे स्पष्ट नहीं करती हैं।
वोल्टेज ग्रेड
MOSFET को निर्धारित करने वाली प्राथमिक विशेषता इसका ड्रेन-सोर्स वोल्टेज VDS, या "ड्रेन-सोर्स ब्रेकडाउन वोल्टेज" है, जो उच्चतम वोल्टेज है जिसे MOSFET बिना किसी क्षति के झेल सकता है जब गेट स्रोत और ड्रेन करंट से शॉर्ट-सर्किट हो जाता है। 250μA है. . वीडीएस को "25 डिग्री सेल्सियस पर पूर्ण अधिकतम वोल्टेज" भी कहा जाता है, लेकिन यह याद रखना महत्वपूर्ण है कि यह पूर्ण वोल्टेज तापमान पर निर्भर है, और डेटा शीट में आमतौर पर "वीडीएस तापमान गुणांक" होता है। आपको यह भी समझने की आवश्यकता है कि अधिकतम वीडीएस डीसी वोल्टेज प्लस कोई भी वोल्टेज स्पाइक्स और तरंग है जो सर्किट में मौजूद हो सकता है। उदाहरण के लिए, यदि आप 100mV, 5ns स्पाइक के साथ 30V बिजली आपूर्ति पर 30V डिवाइस का उपयोग करते हैं, तो वोल्टेज डिवाइस की पूर्ण अधिकतम सीमा से अधिक हो जाएगा और डिवाइस हिमस्खलन मोड में प्रवेश कर सकता है। इस मामले में, MOSFET की विश्वसनीयता की गारंटी नहीं दी जा सकती। उच्च तापमान पर, तापमान गुणांक ब्रेकडाउन वोल्टेज को महत्वपूर्ण रूप से बदल सकता है। उदाहरण के लिए, 600V की वोल्टेज रेटिंग वाले कुछ एन-चैनल MOSFETs में सकारात्मक तापमान गुणांक होता है। जैसे-जैसे वे अपने अधिकतम जंक्शन तापमान के करीब पहुंचते हैं, तापमान गुणांक इन MOSFETs को 650V MOSFETs की तरह व्यवहार करने का कारण बनता है। कई MOSFET उपयोगकर्ताओं के डिज़ाइन नियमों के लिए 10% से 20% के व्युत्पन्न कारक की आवश्यकता होती है। कुछ डिज़ाइनों में, यह मानते हुए कि वास्तविक ब्रेकडाउन वोल्टेज 25 डिग्री सेल्सियस पर रेटेड मूल्य से 5% से 10% अधिक है, वास्तविक डिज़ाइन में एक संबंधित उपयोगी डिज़ाइन मार्जिन जोड़ा जाएगा, जो डिज़ाइन के लिए बहुत फायदेमंद है। MOSFETs के सही चयन के लिए संचालन प्रक्रिया के दौरान गेट-स्रोत वोल्टेज वीजीएस की भूमिका को समझना भी उतना ही महत्वपूर्ण है। यह वोल्टेज वह वोल्टेज है जो किसी दिए गए अधिकतम आरडीएस (ऑन) स्थिति के तहत एमओएसएफईटी का पूर्ण संचालन सुनिश्चित करता है। यही कारण है कि ऑन-प्रतिरोध हमेशा वीजीएस स्तर से संबंधित होता है, और केवल इस वोल्टेज पर ही डिवाइस को चालू किया जा सकता है। एक महत्वपूर्ण डिज़ाइन परिणाम यह है कि आप आरडीएस (ऑन) रेटिंग प्राप्त करने के लिए उपयोग किए जाने वाले न्यूनतम वीजीएस से कम वोल्टेज पर एमओएसएफईटी को पूरी तरह से चालू नहीं कर सकते हैं। उदाहरण के लिए, 3.3V माइक्रोकंट्रोलर के साथ MOSFET को पूरी तरह से चलाने के लिए, आपको MOSFET को VGS=2.5V या उससे कम पर चालू करने में सक्षम होना चाहिए।
ऑन-प्रतिरोध, गेट चार्ज, और "योग्यता का आंकड़ा"
MOSFET का ऑन-प्रतिरोध हमेशा एक या अधिक गेट-टू-सोर्स वोल्टेज पर निर्धारित किया जाता है। अधिकतम आरडीएस(ऑन) सीमा सामान्य मूल्य से 20% से 50% अधिक हो सकती है। आरडीएस (ऑन) की अधिकतम सीमा आमतौर पर 25°C के जंक्शन तापमान पर मान को संदर्भित करती है। उच्च तापमान पर, आरडीएस (ऑन) 30% से 150% तक बढ़ सकता है, जैसा कि चित्र 1 में दिखाया गया है। चूंकि आरडीएस (ऑन) तापमान के साथ बदलता है और न्यूनतम प्रतिरोध मूल्य की गारंटी नहीं दी जा सकती है, इसलिए आरडीएस (ऑन) के आधार पर करंट का पता लगाना संभव नहीं है। बहुत ही सटीक तरीका.
चित्र 1 आरडीएस (ऑन) अधिकतम ऑपरेटिंग तापमान के 30% से 150% की सीमा में तापमान के साथ बढ़ता है
एन-चैनल और पी-चैनल एमओएसएफईटी दोनों के लिए ऑन-प्रतिरोध बहुत महत्वपूर्ण है। बिजली आपूर्ति स्विच करने में, क्यूजी बिजली आपूर्ति स्विच करने में उपयोग किए जाने वाले एन-चैनल एमओएसएफईटी के लिए एक प्रमुख चयन मानदंड है क्योंकि क्यूजी स्विचिंग घाटे को प्रभावित करता है। इन नुकसानों के दो प्रभाव होते हैं: एक स्विचिंग समय है जो MOSFET को चालू और बंद करने को प्रभावित करता है; दूसरी प्रत्येक स्विचिंग प्रक्रिया के दौरान गेट कैपेसिटेंस को चार्ज करने के लिए आवश्यक ऊर्जा है। ध्यान रखने वाली एक बात यह है कि Qg गेट-सोर्स वोल्टेज पर निर्भर करता है, भले ही कम Vgs का उपयोग करने से स्विचिंग नुकसान कम हो जाता है। स्विचिंग अनुप्रयोगों में उपयोग के लिए लक्षित MOSFETs की तुलना करने के एक त्वरित तरीके के रूप में, डिजाइनर अक्सर चालन हानियों के लिए RDS(on) और स्विचिंग हानियों के लिए Qg से युक्त एक एकल सूत्र का उपयोग करते हैं: RDS(on)xQg। यह "योग्यता का आंकड़ा" (एफओएम) डिवाइस के प्रदर्शन को सारांशित करता है और एमओएसएफईटी को विशिष्ट या अधिकतम मूल्यों के संदर्भ में तुलना करने की अनुमति देता है। सभी डिवाइसों में सटीक तुलना सुनिश्चित करने के लिए, आपको यह सुनिश्चित करना होगा कि आरडीएस (ऑन) और क्यूजी के लिए समान वीजीएस का उपयोग किया जाता है, और प्रकाशन में विशिष्ट और अधिकतम मान एक साथ मिश्रित नहीं होते हैं। कम FOM आपको एप्लिकेशन स्विच करने में बेहतर प्रदर्शन देगा, लेकिन इसकी गारंटी नहीं है। सर्वोत्तम तुलना परिणाम केवल वास्तविक सर्किट में ही प्राप्त किए जा सकते हैं, और कुछ मामलों में सर्किट को प्रत्येक MOSFET के लिए ठीक-ठीक करने की आवश्यकता हो सकती है। विभिन्न परीक्षण स्थितियों के आधार पर रेटेड वर्तमान और बिजली अपव्यय, अधिकांश एमओएसएफईटी में डेटा शीट में एक या अधिक निरंतर नाली धाराएं होती हैं। आप यह पता लगाने के लिए डेटा शीट को ध्यान से देखना चाहेंगे कि क्या रेटिंग निर्दिष्ट मामले के तापमान (उदाहरण के लिए टीसी = 25 डिग्री सेल्सियस) पर है, या परिवेश के तापमान (उदाहरण के लिए टीए = 25 डिग्री सेल्सियस) पर है। इनमें से कौन सा मान सबसे अधिक प्रासंगिक है यह डिवाइस की विशेषताओं और अनुप्रयोग पर निर्भर करेगा (चित्र 2 देखें)।
चित्र 2 सभी पूर्ण अधिकतम वर्तमान और पावर मान वास्तविक डेटा हैं
हैंडहेल्ड उपकरणों में उपयोग किए जाने वाले छोटे सतह माउंट उपकरणों के लिए, सबसे प्रासंगिक वर्तमान स्तर 70 डिग्री सेल्सियस के परिवेश तापमान पर हो सकता है। हीट सिंक और फोर्स्ड एयर कूलिंग वाले बड़े उपकरणों के लिए, TA=25℃ पर वर्तमान स्तर वास्तविक स्थिति के करीब हो सकता है। कुछ उपकरणों के लिए, डाई अपने अधिकतम जंक्शन तापमान पर पैकेज सीमा से अधिक करंट को संभाल सकता है। कुछ डेटा शीट में, यह "डाई-सीमित" वर्तमान स्तर "पैकेज-सीमित" वर्तमान स्तर के लिए अतिरिक्त जानकारी है, जो आपको डाई की मजबूती का अंदाजा दे सकता है। इसी तरह के विचार निरंतर बिजली अपव्यय पर लागू होते हैं, जो न केवल तापमान पर बल्कि समय पर भी निर्भर करता है। कल्पना कीजिए कि एक उपकरण PD=4W पर TA=70℃ पर 10 सेकंड तक लगातार काम कर रहा है। "निरंतर" समय अवधि का गठन MOSFET पैकेज के आधार पर अलग-अलग होगा, इसलिए आप यह देखने के लिए डेटाशीट से सामान्यीकृत थर्मल क्षणिक प्रतिबाधा प्लॉट का उपयोग करना चाहेंगे कि 10 सेकंड, 100 सेकंड या 10 मिनट के बाद बिजली अपव्यय कैसा दिखता है। . जैसा कि चित्र 3 में दिखाया गया है, 10-सेकंड पल्स के बाद इस विशेष उपकरण का थर्मल प्रतिरोध गुणांक लगभग 0.33 है, जिसका अर्थ है कि एक बार पैकेज लगभग 10 मिनट के बाद थर्मल संतृप्ति तक पहुंच जाता है, तो डिवाइस की गर्मी अपव्यय क्षमता 4W के बजाय केवल 1.33W है . हालाँकि अच्छी कूलिंग के तहत डिवाइस की ताप अपव्यय क्षमता लगभग 2W तक पहुँच सकती है।
चित्र 3 पावर पल्स लागू होने पर MOSFET का थर्मल प्रतिरोध
वास्तव में, हम MOSFET को चुनने के तरीके को चार चरणों में विभाजित कर सकते हैं।
पहला चरण: एन चैनल या पी चैनल चुनें
आपके डिज़ाइन के लिए सही उपकरण चुनने में पहला कदम यह तय करना है कि एन-चैनल या पी-चैनल एमओएसएफईटी का उपयोग करना है या नहीं। एक विशिष्ट विद्युत अनुप्रयोग में, जब एक MOSFET जमीन से जुड़ा होता है और लोड मुख्य वोल्टेज से जुड़ा होता है, तो MOSFET लो-साइड स्विच बनाता है। लो-साइड स्विच में, डिवाइस को बंद या चालू करने के लिए आवश्यक वोल्टेज को ध्यान में रखते हुए एन-चैनल एमओएसएफईटी का उपयोग किया जाना चाहिए। जब MOSFET को बस से जोड़ा जाता है और जमीन पर लोड किया जाता है, तो एक हाई-साइड स्विच का उपयोग किया जाता है। इस टोपोलॉजी में आमतौर पर पी-चैनल एमओएसएफईटी का उपयोग किया जाता है, जो वोल्टेज ड्राइव विचारों के कारण भी होता है। अपने एप्लिकेशन के लिए सही डिवाइस का चयन करने के लिए, आपको डिवाइस को चलाने के लिए आवश्यक वोल्टेज और इसे अपने डिज़ाइन में करने का सबसे आसान तरीका निर्धारित करना होगा। अगला कदम आवश्यक वोल्टेज रेटिंग, या डिवाइस द्वारा झेल सकने वाली अधिकतम वोल्टेज का निर्धारण करना है। वोल्टेज रेटिंग जितनी अधिक होगी, डिवाइस की लागत उतनी ही अधिक होगी। व्यावहारिक अनुभव के अनुसार, रेटेड वोल्टेज मुख्य वोल्टेज या बस वोल्टेज से अधिक होना चाहिए। यह पर्याप्त सुरक्षा प्रदान करेगा ताकि MOSFET विफल न हो। एमओएसएफईटी का चयन करते समय, अधिकतम वोल्टेज निर्धारित करना आवश्यक है जिसे नाली से स्रोत तक सहन किया जा सकता है, यानी अधिकतम वीडीएस। यह जानना महत्वपूर्ण है कि MOSFET अधिकतम वोल्टेज तापमान के साथ परिवर्तन का सामना कर सकता है। डिजाइनरों को संपूर्ण ऑपरेटिंग तापमान रेंज में वोल्टेज भिन्नता का परीक्षण करना चाहिए। यह सुनिश्चित करने के लिए कि सर्किट विफल नहीं होगा, रेटेड वोल्टेज में इस भिन्नता सीमा को कवर करने के लिए पर्याप्त मार्जिन होना चाहिए। अन्य सुरक्षा कारक जिन पर डिज़ाइन इंजीनियरों को विचार करने की आवश्यकता है उनमें मोटर या ट्रांसफार्मर जैसे स्विचिंग इलेक्ट्रॉनिक्स द्वारा प्रेरित वोल्टेज परिवर्तन शामिल हैं। विभिन्न अनुप्रयोगों के लिए रेटेड वोल्टेज भिन्न-भिन्न होते हैं; आमतौर पर, पोर्टेबल उपकरणों के लिए 20V, FPGA बिजली आपूर्ति के लिए 20-30V, और 85-220VAC अनुप्रयोगों के लिए 450-600V।
चरण 2: रेटेड करंट निर्धारित करें
दूसरा चरण MOSFET की वर्तमान रेटिंग चुनना है। सर्किट कॉन्फ़िगरेशन के आधार पर, यह रेटेड करंट अधिकतम करंट होना चाहिए जिसे लोड सभी परिस्थितियों में झेल सके। वोल्टेज की स्थिति के समान, डिजाइनर को यह सुनिश्चित करना होगा कि चयनित MOSFET इस वर्तमान रेटिंग का सामना कर सकता है, तब भी जब सिस्टम वर्तमान स्पाइक्स उत्पन्न करता है। जिन दो मौजूदा स्थितियों पर विचार किया गया है वे हैं निरंतर मोड और पल्स स्पाइक। निरंतर संचालन मोड में, MOSFET एक स्थिर स्थिति में होता है, जहां डिवाइस के माध्यम से करंट लगातार प्रवाहित होता है। पल्स स्पाइक डिवाइस के माध्यम से बहने वाले एक बड़े उछाल (या स्पाइक करंट) को संदर्भित करता है। एक बार जब इन परिस्थितियों में अधिकतम धारा निर्धारित हो जाती है, तो यह बस एक उपकरण चुनने की बात है जो इस अधिकतम धारा को संभाल सके। रेटेड करंट का चयन करने के बाद, चालन हानि की भी गणना की जानी चाहिए। वास्तविक स्थितियों में, MOSFET एक आदर्श उपकरण नहीं है क्योंकि चालन प्रक्रिया के दौरान विद्युत ऊर्जा की हानि होती है, जिसे चालन हानि कहा जाता है। एक MOSFET "चालू" होने पर एक परिवर्तनीय अवरोधक की तरह व्यवहार करता है, जो डिवाइस के RDS(ON) द्वारा निर्धारित होता है और तापमान के साथ महत्वपूर्ण रूप से बदलता है। डिवाइस की बिजली हानि की गणना Iload2×RDS(ON) द्वारा की जा सकती है। चूँकि ऑन-रेज़िस्टेंस तापमान के साथ बदलता है, बिजली की हानि भी आनुपातिक रूप से बदल जाएगी। MOSFET पर जितना अधिक वोल्टेज VGS लगाया जाएगा, RDS(ON) उतना ही छोटा होगा; इसके विपरीत, RDS(ON) उतना ही अधिक होगा। सिस्टम डिजाइनर के लिए, यह वह जगह है जहां सिस्टम वोल्टेज के आधार पर ट्रेड-ऑफ आते हैं। पोर्टेबल डिज़ाइन के लिए, कम वोल्टेज का उपयोग करना आसान (और अधिक सामान्य) है, जबकि औद्योगिक डिज़ाइन के लिए, उच्च वोल्टेज का उपयोग किया जा सकता है। ध्यान दें कि RDS(ON) प्रतिरोध करंट के साथ थोड़ा बढ़ जाएगा। आरडीएस (ओएन) अवरोधक के विभिन्न विद्युत मापदंडों में भिन्नताएं निर्माता द्वारा प्रदान की गई तकनीकी डेटा शीट में पाई जा सकती हैं। प्रौद्योगिकी का डिवाइस विशेषताओं पर महत्वपूर्ण प्रभाव पड़ता है, क्योंकि कुछ प्रौद्योगिकियां अधिकतम वीडीएस बढ़ाने पर आरडीएस (ओएन) बढ़ाती हैं। ऐसी तकनीक के लिए, यदि आप वीडीएस और आरडीएस (ओएन) को कम करने का इरादा रखते हैं, तो आपको चिप का आकार बढ़ाना होगा, जिससे मिलान पैकेज आकार और संबंधित विकास लागत में वृद्धि होगी। उद्योग में चिप आकार में वृद्धि को नियंत्रित करने की कोशिश करने वाली कई प्रौद्योगिकियां हैं, जिनमें से सबसे महत्वपूर्ण चैनल और चार्ज संतुलन प्रौद्योगिकियां हैं। ट्रेंच तकनीक में, ऑन-रेज़िस्टेंस आरडीएस (ओएन) को कम करने के लिए, वेफर में एक गहरी खाई बनाई जाती है, जो आमतौर पर कम वोल्टेज के लिए आरक्षित होती है। आरडीएस (ओएन) पर अधिकतम वीडीएस के प्रभाव को कम करने के लिए, विकास प्रक्रिया के दौरान एक एपिटैक्सियल ग्रोथ कॉलम/नक़्क़ाशी कॉलम प्रक्रिया का उपयोग किया गया था। उदाहरण के लिए, फेयरचाइल्ड सेमीकंडक्टर ने सुपरएफईटी नामक एक तकनीक विकसित की है जो आरडीएस (ओएन) में कमी के लिए अतिरिक्त विनिर्माण कदम जोड़ती है। आरडीएस (ओएन) पर यह फोकस महत्वपूर्ण है क्योंकि जैसे ही मानक एमओएसएफईटी का ब्रेकडाउन वोल्टेज बढ़ता है, आरडीएस (ओएन) तेजी से बढ़ता है और डाई आकार में वृद्धि होती है। सुपरएफईटी प्रक्रिया आरडीएस (ओएन) और वेफर आकार के बीच घातांकीय संबंध को एक रैखिक संबंध में बदल देती है। इस तरह, सुपरएफईटी डिवाइस छोटे डाई आकारों में आदर्श कम आरडीएस (ऑन) प्राप्त कर सकते हैं, यहां तक कि 600V तक के ब्रेकडाउन वोल्टेज के साथ भी। इसका परिणाम यह है कि वेफर का आकार 35% तक कम किया जा सकता है। अंतिम उपयोगकर्ताओं के लिए, इसका मतलब पैकेज आकार में महत्वपूर्ण कमी है।
चरण तीन: थर्मल आवश्यकताएँ निर्धारित करें
MOSFET को चुनने में अगला कदम सिस्टम की थर्मल आवश्यकताओं की गणना करना है। डिजाइनरों को दो अलग-अलग परिदृश्यों पर विचार करना चाहिए, सबसे खराब स्थिति और वास्तविक दुनिया का परिदृश्य। सबसे खराब स्थिति वाले गणना परिणाम का उपयोग करने की अनुशंसा की जाती है, क्योंकि यह परिणाम एक बड़ा सुरक्षा मार्जिन प्रदान करता है और यह सुनिश्चित करता है कि सिस्टम विफल नहीं होगा। कुछ माप डेटा भी हैं जिन पर MOSFET डेटा शीट पर ध्यान देने की आवश्यकता है; जैसे कि पैकेज्ड डिवाइस के सेमीकंडक्टर जंक्शन और पर्यावरण के बीच थर्मल प्रतिरोध और अधिकतम जंक्शन तापमान। डिवाइस का जंक्शन तापमान अधिकतम परिवेश तापमान और थर्मल प्रतिरोध और बिजली अपव्यय के उत्पाद के बराबर है (जंक्शन तापमान = अधिकतम परिवेश तापमान + [थर्मल प्रतिरोध × बिजली अपव्यय])। इस समीकरण के अनुसार, सिस्टम की अधिकतम बिजली अपव्यय को हल किया जा सकता है, जो परिभाषा के अनुसार I2×RDS(ON) के बराबर है। चूँकि डिज़ाइनर ने अधिकतम धारा निर्धारित की है जो डिवाइस से होकर गुजरेगी, आरडीएस (ओएन) की गणना विभिन्न तापमानों पर की जा सकती है। यह ध्यान देने योग्य है कि सरल थर्मल मॉडल के साथ काम करते समय, डिजाइनरों को सेमीकंडक्टर जंक्शन/डिवाइस केस और केस/पर्यावरण की थर्मल क्षमता पर भी विचार करना चाहिए; इसके लिए आवश्यक है कि मुद्रित सर्किट बोर्ड और पैकेज तुरंत गर्म न हों। हिमस्खलन टूटने का मतलब है कि सेमीकंडक्टर डिवाइस पर रिवर्स वोल्टेज अधिकतम मूल्य से अधिक है और डिवाइस में करंट बढ़ाने के लिए एक मजबूत विद्युत क्षेत्र बनाता है। यह करंट बिजली नष्ट कर देगा, डिवाइस का तापमान बढ़ा देगा और संभवतः डिवाइस को नुकसान पहुंचाएगा। सेमीकंडक्टर कंपनियाँ उपकरणों पर हिमस्खलन परीक्षण करेंगी, उनके हिमस्खलन वोल्टेज की गणना करेंगी, या डिवाइस की मजबूती का परीक्षण करेंगी। रेटेड हिमस्खलन वोल्टेज की गणना के लिए दो तरीके हैं; एक सांख्यिकीय पद्धति और दूसरा तापीय गणना। थर्मल गणना का व्यापक रूप से उपयोग किया जाता है क्योंकि यह अधिक व्यावहारिक है। कई कंपनियों ने अपने डिवाइस परीक्षण का विवरण प्रदान किया है। उदाहरण के लिए, फेयरचाइल्ड सेमीकंडक्टर "पावर MOSFET हिमस्खलन दिशानिर्देश" प्रदान करता है (पावर MOSFET हिमस्खलन दिशानिर्देश-फेयरचाइल्ड वेबसाइट से डाउनलोड किया जा सकता है)। कंप्यूटिंग के अलावा, प्रौद्योगिकी का भी हिमस्खलन प्रभाव पर बड़ा प्रभाव पड़ता है। उदाहरण के लिए, डाई के आकार में वृद्धि से हिमस्खलन प्रतिरोध बढ़ जाता है और अंततः डिवाइस की मजबूती बढ़ जाती है। अंतिम उपयोगकर्ताओं के लिए, इसका मतलब सिस्टम में बड़े पैकेज का उपयोग करना है।
चरण 4: स्विच प्रदर्शन निर्धारित करें
MOSFET के चयन में अंतिम चरण MOSFET के स्विचिंग प्रदर्शन को निर्धारित करना है। ऐसे कई पैरामीटर हैं जो स्विचिंग प्रदर्शन को प्रभावित करते हैं, लेकिन सबसे महत्वपूर्ण हैं गेट/ड्रेन, गेट/सोर्स और ड्रेन/सोर्स कैपेसिटेंस। ये कैपेसिटर डिवाइस में स्विचिंग लॉस पैदा करते हैं क्योंकि हर बार स्विच करने पर वे चार्ज होते हैं। इसलिए MOSFET की स्विचिंग गति कम हो जाती है, और डिवाइस की दक्षता भी कम हो जाती है। स्विचिंग के दौरान किसी डिवाइस में कुल नुकसान की गणना करने के लिए, डिजाइनर को टर्न-ऑन (ईऑन) के दौरान नुकसान और टर्न-ऑफ (ईऑफ) के दौरान नुकसान की गणना करनी चाहिए। MOSFET स्विच की कुल शक्ति को निम्नलिखित समीकरण द्वारा व्यक्त किया जा सकता है: Psw=(Eon+Eoff)×स्विचिंग आवृत्ति। गेट चार्ज (Qgd) का स्विचिंग प्रदर्शन पर सबसे अधिक प्रभाव पड़ता है। स्विचिंग प्रदर्शन के महत्व के आधार पर, इस स्विचिंग समस्या को हल करने के लिए नई तकनीकों का लगातार विकास किया जा रहा है। चिप का आकार बढ़ने से गेट चार्ज बढ़ जाता है; इससे डिवाइस का आकार बढ़ जाता है. स्विचिंग घाटे को कम करने के लिए, गेट चार्ज को कम करने के उद्देश्य से चैनल थिक बॉटम ऑक्सीकरण जैसी नई प्रौद्योगिकियां सामने आई हैं। उदाहरण के लिए, नई तकनीक सुपरएफईटी आरडीएस (ओएन) और गेट चार्ज (क्यूजी) को कम करके चालन हानि को कम कर सकती है और स्विचिंग प्रदर्शन में सुधार कर सकती है। इस तरह, MOSFETs स्विचिंग के दौरान उच्च गति वोल्टेज ट्रांसिएंट (डीवी/डीटी) और वर्तमान ट्रांसिएंट (डीआई/डीटी) का सामना कर सकते हैं, और उच्च स्विचिंग आवृत्तियों पर भी विश्वसनीय रूप से काम कर सकते हैं।
पोस्ट करने का समय: अक्टूबर-23-2023
